基于ISP芯片可编程周期信号测试仪的设计 - 安防知识网 - 资讯

介绍了应用ISP芯片实现数字系统的方法，并以周期信号测试仪的设计为例，说明了基于可编程逻辑器件的数字系统设计的特点。

　　引　言

　　周期信号测试仪是直接用十进制数字来显示被测信号周期的一种测量装置，它可以测量正弦波、矩形波、三角波等信号的周期。传统的设计是采用标准逻辑器件(如TTL74系列、CMOS4000系列)，再由这些器件和其他元件自上而下组成数字系统，所用的元器件数量较多、体积大、功耗高、且可靠性差。本文采用现今流行的自顶向下(Top-Down)的设计方法，设计中选用Lattice公司生产的在系统可编程器件ispLSI1016，以周期信号测试仪电路系统的开发设计为例，说明在系统可编程逻辑器件实现数字系统的具体方法。

　　2　周期信号测试仪的工作原理及设计方案

　　2.1　工作原理

　　周期信号测试仪的基本原理是在被测信号的一个完整周期内，对标准时钟脉冲进行计数。考虑到测试的准确性，被测信号的周期应远大于标准时钟脉冲的周期。假设标准时钟脉冲周期为1μs，则计数器在被测信号的一个周期内的计数值，就是被测信号的周期，单位为1μs。

　　2.2　测试仪的原理框图

　　周期信号测试仪的原理框图如图1所示。测试仪主要由五位十进制计数器、闸门控制电路和译码

　　显示电路等组成。图1中，S为被测信号，ST为启动信号，CLK为标准时钟脉冲。

　　3　Top-Down模块设计

　　本设计采用模块化设计方法，以原理图与ABEL-HDL语言混合输入方式实现设计。其中，控制电路模块名为GCOL，采用原理图方式输入;计数器模块名为COUNT，采用五个模10计数器级连实现，模10计数器采用ABEL-HDL语言方式输入;译码显示电路模块名为ALLOC，将计数器的计数值以扫描的方式在数码管中显示出来，采用ABEL-HDL语言方式输入。图2是周期信号测试仪的顶层原理图。

　　3.1　控制电路设计

　　控制电路的底层原理图如图3所示。在被测信号ST发出后，被测信号S的第一个下降沿使G端输出高电平，闸门开启，允许标准时钟脉冲通过，计数器开始计数。当被测信号的下一个下降沿到来后，

　　G端输出低电平，闸门关闭，计数器停止计数。

　　3.2　计数器设计

　　为了便于译码显示，计数器输出8421BCD码共五位(为了使低频范围内的信号均能得以测量)最大计数值为99999，用五个十进制递增计数器级连实现，如图4所示。设标准时钟脉冲的周期为Tcp，则被测信号的最大测量周期Tmax=99999Tcp。

　　采用ABEL-HDL语言设计十进制递增计数器，其中，CP为计数器的计数脉冲，由通过闸门的标准时钟脉冲提供，RD为计数器清零信号，由系统的启动信号ST提供。模10计数器的ABEL源文件清单如下：

　　3.3　显示模块设计

　　显示模块用来将五位十进制计数器的计数值输出至LED数码管进行显示。于是，首先要完成BCD/七段码的译码。为了节省可编程逻辑器件的I/O资源(这在复杂数字系统设计时尤为重要)，5个数码管采用扫描显示的形式，即一次只驱动一位数码管显示，5个数码管轮流显示，只要扫描的速度足够快，由于视觉滞留的存在，眼睛就察觉不出闪烁。

　　显示模块用ABEL语言描述如下：

　　对各资源文件从底层至顶层逐个编译、调试之后，得到控制电路和计数器输出的仿真波形，如图5所示。图中，SBusi(i=1、2、3、4、5、6)是选用总线方式显示的计数器输出，G为闸门信号。由图可见，ST为高电平时，系统清零。接着，被测信号S的下降沿使闸门开启，G=1，计数器开始计数，直至被测信号S的下一个下降沿，计数器才停止计数，并保持测量结果。图中，SBus5为计数器万位，SBus4为计数器千位，SBus3为计数器百位，SBus2为计数器十位，SBus1为计数器的个位，SBus6为计数器总线输出。

　　4　结束语

　　用可编程逻辑器件设计的数字电路系统具有电路简单、体积小的突出优点。若将本设计中的闸门信号G换成高电平宽度为1秒的脉冲，而将时钟脉冲CLK输入端换成被测信号输入，便能得到被测信号的频率。利用CPLD/FPGA器件设计数字系统的最大特点，是实现了硬件设计的软件化，使得设计难度降低，修改十分方便，大大缩短了产品的开发设计周期。